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　　　　　　　　　　　　SystemVerilog 驗證培訓班
   課程對象
本課程適合于使用SystemVerilog進行科研和IC驗證的具有初/中級水平的學生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領域的相關人員。參加學習的學員需要具有數字電路的基礎知識并掌握數字邏輯仿真技術，即可完成本課程的學習。
   課程背景
SystemVerilog驗證是針對數字電路驗證技術初/中級學員的課程，是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術的理論和用法的歸納，總結和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規劃，進而為掌握IC高級驗證技術打下堅實的基礎。
   班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)
       每期人數限3到5人。
   上課時間和地點
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：SystemVerilog 驗證培訓班開班時間：2020年6月15日
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業機會。
　　　　　　　　　　　　　SystemVerilog 驗證培訓班

 


1.?SystemVerilog 驗證平臺的架構

2.?SystemVerilog 語義語法

3.?SystemVerilog 并發操作機制

4.?Object Oriented Programming (OOP) 面向對象的編程

5.?SystemVerilog 內部通信機制

6.?SystemVerilog Assertion

7.?功能覆蓋率統計
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.(2024年07月24日)..........................................................

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