 集成電路IC設(shè)計(jì)高級(jí)研修培訓(xùn)班 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，最終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。前端設(shè)計(jì)當(dāng)中、驗(yàn)證、優(yōu)化，，通過多個(gè)專題實(shí)驗(yàn)幫助學(xué)員熟悉模擬設(shè)計(jì)流程，提升學(xué)員分析、設(shè)計(jì)、優(yōu)化、測(cè)試電路的能力。本課程涵蓋模擬設(shè)計(jì)領(lǐng)域相關(guān)技術(shù)的核心內(nèi)容，注重基礎(chǔ)知識(shí)和實(shí)用技巧的講解。
本課程同時(shí)講授集成電路結(jié)構(gòu)的分析與設(shè)計(jì)，詳細(xì)介紹在不同應(yīng)用指標(biāo)要求下的多種數(shù)字電路模塊的設(shè)計(jì)，以及設(shè)計(jì)所必須考慮的測(cè)試問題，通過課題實(shí)踐范例和專題制作，讓學(xué)員掌握數(shù)字集成電路的實(shí)際設(shè)計(jì)方法、實(shí)用技巧以及成熟的設(shè)計(jì)經(jīng)驗(yàn)。本課程包括以下教學(xué)模塊，分別是：
前端設(shè)計(jì)實(shí)用技術(shù)，內(nèi)容包含CMOS模擬電路工藝與器件模型分析，版圖基本知識(shí)，學(xué)習(xí)Unix/Linux操作系統(tǒng)及命令，前端設(shè)計(jì)常用EDA工具的安裝、調(diào)試及基本使用方法；
前端設(shè)計(jì)高級(jí)技術(shù)進(jìn)階，內(nèi)容以業(yè)界主流的ARM為實(shí)例，可測(cè)性設(shè)計(jì)技術(shù)，以及高級(jí)技巧的教學(xué)； |
| 培訓(xùn)目標(biāo) |
| 幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成ASIC/SOC中等模塊的設(shè)計(jì)。 |
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| 入學(xué)要求 |
| 有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。 |
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班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào)) |
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每期人數(shù)限3到5人。 |
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上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：IC設(shè)計(jì)高級(jí)培訓(xùn)班：2020年7月20日 |
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實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
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專注高端培訓(xùn)15年，端海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
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| 師資團(tuán)隊(duì) |
【趙老師】
大規(guī)模集成電路設(shè)計(jì)專家，10多年超大規(guī)模電路SOC芯片設(shè)計(jì)和版圖設(shè)計(jì)經(jīng)驗(yàn)，參與過DSP、GPU、DTV、WIFI、手機(jī)芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通SOC芯片
設(shè)計(jì)和版圖設(shè)計(jì)的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設(shè)計(jì)、驗(yàn)證、DFT、PD、流片經(jīng)驗(yàn)。
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師，十幾年集成電路IC設(shè)計(jì)經(jīng)驗(yàn)，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計(jì)與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機(jī)芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì)，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計(jì)。
【張老師】
從事數(shù)字集成電路設(shè)計(jì)10余年，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通VERILOG,VHDL語言，
擅長(zhǎng)芯片前端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國(guó)際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗(yàn)，對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長(zhǎng)期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗(yàn).
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！
免費(fèi)、無保留贈(zèng)送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
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| 集成電路IC設(shè)計(jì)高級(jí)研修培訓(xùn)班 |
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第一階段 |
1、IC前端設(shè)計(jì)詳細(xì)流程介紹
以汽車油箱油量檢測(cè)器的開發(fā)為例，演示和介紹IC芯片前端，從產(chǎn)品分析、功能劃分到芯片綜合、形式驗(yàn)證以及靜態(tài)時(shí)序分析的詳細(xì)開發(fā)流程。
2、Unix基本應(yīng)用
講述Unix的基本文件目錄結(jié)構(gòu)、文件編譯器、常用命令，以及項(xiàng)目的database結(jié)構(gòu)和版本管理基礎(chǔ)。
3、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實(shí)現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語言的測(cè)試編碼技巧，功能驗(yàn)證及Testbench搭建的技巧。
4、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
5、可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
6、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù)，介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過程和常用的時(shí)序分析方法。
7、一致性驗(yàn)證技術(shù)介紹
介紹一致性驗(yàn)證技術(shù)，使學(xué)員了解基于Synopsys Formality 的一致性驗(yàn)證方法。
8、ARM控制器專題項(xiàng)目
項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)8位CPU（8051）的外部Cache控制器，用于實(shí)現(xiàn)CPU通過LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問外部LPC FW Hub(Burst訪問)的執(zhí)行程序。本項(xiàng)目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學(xué)員可以從中學(xué)習(xí)如何從IP,標(biāo)準(zhǔn)接口spec和Cache算法入手，進(jìn)行項(xiàng)目的Architecture設(shè)計(jì)，完成模塊劃分，設(shè)計(jì)spec和RTL代碼，建立仿真計(jì)劃和仿真環(huán)境，完成整個(gè)項(xiàng)目的功能仿真到綜合、STA，以及一致性驗(yàn)證,實(shí)現(xiàn)一個(gè)較完整的SOC設(shè)計(jì)流程。設(shè)計(jì)規(guī)模在萬門級(jí)。在0.25um工藝庫下，頻率不小于100MHz。
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第二階段 集成電路(IC)電磁兼容設(shè)計(jì) |
一、集成電路EMC技術(shù)概論
1.1、何謂集成電路EMC設(shè)計(jì)
1.2、集成電路EMC標(biāo)準(zhǔn)與規(guī)范
1.3、EMC的效費(fèi)比-EMC介入時(shí)間與成本的關(guān)系
1.4、電磁兼容設(shè)計(jì)與抗電磁騷擾的區(qū)別
1.5、集成電路的EMC設(shè)計(jì)管理
二、IC版圖設(shè)計(jì)中的EMC/EMI問題
2.1、版圖設(shè)計(jì)
2.2、版圖舉例: ?I噪聲電流/瞬態(tài)負(fù)載電流/?I噪聲電壓
2,3、版圖舉例: 差模騷擾/共模騷擾
2.4、版圖舉例: 傳導(dǎo)騷擾耦合
2.5、版圖舉例: 共阻抗騷擾耦合
2.6、版圖舉例: 共電源阻抗耦合
2.7、版圖舉例: 感應(yīng)騷擾耦合/串?dāng)_
2.8、版圖舉例: 輻射騷擾耦合/非閉合載流電路/閉合載流電路
2.9、版圖舉例: 敏感度特性/耦合途徑
三、IC版圖EMC設(shè)計(jì)
3.1、減小版圖互連線路走線的阻抗
3.2、版圖布局和布線的準(zhǔn)則：
1)、低頻布線取最短距離(最小電阻)；
2)、高頻布線取最小環(huán)路面積(最小阻抗);
3)、布局與不兼容分割
3.3、版圖中電源網(wǎng)格/地線網(wǎng)格,電源總線/信號(hào)總線和接地設(shè)計(jì)準(zhǔn)則
3.4、層次化結(jié)構(gòu)和多金屬層設(shè)計(jì)與應(yīng)用/金屬距離和密度
1)、層疊設(shè)計(jì),層數(shù)和大小的選擇
2)、2W原則
3)、傳輸延遲和特性阻抗及阻抗匹配
4)、信號(hào)完整性的含義
5)、信號(hào)完整性問題
6)、IC設(shè)計(jì)中的串?dāng)_
四、IC地線設(shè)計(jì)
4.1、接地系統(tǒng)
4.2、IC中的接地
五、IC中的屏蔽設(shè)計(jì)
5.1、屏蔽材料與厚度的選擇和屏蔽效能的計(jì)算
5.2、IC中的屏蔽
六、濾波設(shè)計(jì)
6.1、濾波器的種類
6.2、如何選擇濾波器的網(wǎng)絡(luò)結(jié)構(gòu)
6.3、如何計(jì)算濾波器的插入損耗與頻率特性 |
第三階段 Calibre
物理驗(yàn)證 |
Calibre 物理驗(yàn)證培訓(xùn)班
Mentor Graphics 的Calibre 是深亞微米物理驗(yàn)證的工業(yè)標(biāo)準(zhǔn)，為全球的芯片代工廠廣泛使用。本次課程將教會(huì)用戶在版圖驗(yàn)證流程中有效地使用Calibre并能通過版圖編輯器成功地分析Calibre
DRC 和LVS的結(jié)果，同時(shí)還有相應(yīng)的上機(jī)練習(xí)課程可加深對(duì)Calibre概念和技術(shù)的理解，增加Calibre的使用經(jīng)驗(yàn)。
● 可以學(xué)到：
◎ 如何使用Calibre DRC、LVS（flat and hierarchical 兩種模式）；
◎ 如何通過Calibre RVE（Results Viewing Environment）和版圖編輯器分析DRC和LVS結(jié)果，進(jìn)行查錯(cuò)；
◎ 了解Calibre 規(guī)則文件里的各種格式描述，如版圖和邏輯圖數(shù)據(jù)的輸入格式、DRC和LVS的輸出結(jié)果、層定義、中間層的產(chǎn)生、DRC
規(guī)則檢查、LVS 晶體管的識(shí)別和連接關(guān)系的定義等；
◎ 了解簡(jiǎn)單的DRC 規(guī)則檢查，如寬度、間距、包含關(guān)系的檢查；
◎ 了解一些復(fù)雜的DRC 檢查，如天線規(guī)則、金屬密度檢查；
◎ 如何做網(wǎng)表對(duì)網(wǎng)表的比較、版圖對(duì)版圖的比較；
◎ 定義并定位LVS的相關(guān)問題：短路和開路、懸空或孤立的nets、pin swapping、軟連接和標(biāo)示字等問題；
◎ 了解Calibre 與其他EDA工具的接口。
第一部分
1、Introduction to Calibre Interactive（Calibre）
2、Calibre Rules (SVRF) overview
3、Basic DRC concepts
4、Advanced DRC Topics
5、How to build up Connectivity
6、How to handle texts in Calibre rules
8、Lab
第二部分
9、Basic LVS concepts
10、Device Recognition with Calibre
11、Troubleshooting Shorts and Opens
12、Other Calibre Applications (antenna checks, LVL, etc.)
13、Run Calibre in Command Line
14、Lab
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第五階段 混合信號(hào)測(cè)試技術(shù) |
本部分概括了混合信號(hào)測(cè)試的概念和方法。課程不針對(duì)特定的測(cè)試設(shè)備進(jìn)行介紹。
培訓(xùn)的目的是介紹混合信號(hào)測(cè)試系統(tǒng)的組成，采樣理論及如何正確的采樣模擬信號(hào)等，
以及如何用波形發(fā)生器為芯片建立模擬信號(hào)，如何在具體應(yīng)用中選用典型的DSP算法。
課程還介紹了如何從采樣數(shù)據(jù)中確立測(cè)試方法并與芯片的參數(shù)相聯(lián)系等的具體內(nèi)容。
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Topic |
Description |
混合信號(hào)測(cè)試概述 |
1. 混合信號(hào)測(cè)試概念
2.混合信號(hào)測(cè)試機(jī)臺(tái)結(jié)構(gòu)
3. 典型的混合信號(hào)測(cè)試機(jī)臺(tái)介紹
4. 典型混合信號(hào)測(cè)試參數(shù)介紹 |
混合信號(hào)測(cè)試?yán)碚? |
1. 采樣和重建理論
2. 采樣定律和混疊現(xiàn)象 |
3. 采樣噪聲
4. 相關(guān)采樣定律 |
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第五階段 專題強(qiáng)化 |
專題一、綜合及DFT/ATPG/BSD
主要講解：
（1）電路綜合的不同方法
（2）DFT的D算法和機(jī)制
（3）DC工具推薦的DFT strategy及其具體應(yīng)用
（4）數(shù)模混合電路ATPG的產(chǎn)生方法
（5）基于加入BSD/BIST的ATPG方法
專題二、電路設(shè)計(jì)中的異步問題
主要講解跨時(shí)鐘電路在設(shè)計(jì)中出現(xiàn)的各種情況，
以及通過實(shí)踐案例介紹應(yīng)對(duì)處理的方法并介紹跨時(shí)鐘電路設(shè)計(jì)中工具檢查的方法。
專題三、CDC 檢查和 Spyglass
1)Spyglass介紹
2）CDC問題類型
3）Flat/Hierarichal flow using ip_block constraint
3）CDC流
4）CDC調(diào)試
專題四、低功耗設(shè)計(jì)
1、低功耗電路設(shè)計(jì)要點(diǎn)
2、自動(dòng)化的低功耗設(shè)計(jì)方法(upf)
3、電路功耗的分析和評(píng)估 |
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