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  　Design of ASIP DSP(Application specific instruction set DSP processors)
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   上課時(shí)間和地點(diǎn)
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）： ASIP DSP 設(shè)計(jì)培訓(xùn)班：2020年7月20日
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  　　　　　　　　Design of ASIP DSP（ASIP DSP 設(shè)計(jì)）
General CPU is converging and DSP has been diverging. We need more kinds of DSP processors for domain specific applications because we need high performance, low power, and low silicon costs the same time. If the volume is high, the design and prototyping costs are negligible.
To design ASIP DSP needs a special design methodology to get the right function coverage and right hardware and software partition. We can also get the chip to market in time if the methodology is correct. In this course, the design of ASIP DSP will be introduced from concept up to design decision and finally down to the micro architecture design.
1． 引論
2． ASIP設(shè)計(jì)方法
3． 有限長數(shù)字信號(hào)處理
4． DSP處理器結(jié)構(gòu)與微結(jié)構(gòu)
5． 指令集設(shè)計(jì)
6． 編程工具設(shè)計(jì)
7． 處理器數(shù)據(jù)通道
8． 存儲(chǔ)器子系統(tǒng)
9． 處理器控制通道
10． 嵌入系統(tǒng)軟件設(shè)計(jì)
11． DSP匯編語言設(shè)計(jì)
12． 實(shí)例：浮點(diǎn)Audio DSP 設(shè)計(jì)
 
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.(2024年07月24日)..........................................................

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