班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
每期人數限3到5人。 |
上課時間和地點 |
上課地點:【上?!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
最近開課時間(周末班/連續班/晚班):2020年3月16日 |
實驗設備 |
☆資深工程師授課
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
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質量保障 |
1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
課程大綱 |
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- Essentials of FPGA Design(FPGA設計基礎)培訓
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Essentials of FPGA Design(FPGA設計基礎)培訓
Who should attend?
Digital designers who have a working knowledge of HDL (VHDL or Verilog) and who are new to Xilinx FPGAs
- Course Outline
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1
Design Methodology Summary
Basic FPGA Architecture
Introduction to the Vivado Design Suite
Vivado Design Flows
Lab 1:?Vivado Tool Overview
Visualization for Analysis
Designing with IP
Basic Timing Constraints and Reports
Lab 2:?Vivado Synthesis and Implementation
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2
Designing with FPGA Resources
Clocking Resources
Lab 3a:?Designing with FPGA Resources
Lab 3b:?Creating an IP Integrator Subsystem Design
Basic Timing Constraints (XDC)
Timing Reports
Lab 4:?Basic XDC and Timing Reports
Synchronous Design Techniques
FPGA Configuration
Appendix: SystemVerilog
Appendix: Design Methodology
Appendix: HDL Coding Techniques
Appendix: Using the Pin Planning Environment
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