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       每期人數限3到5人。
   上課時間和地點
上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
最近開課時間(周末班/連續班/晚班):2020年3月16日
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   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
        2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

課程大綱
 
  1. FPGA培訓(CPLD培訓)
    ?? FPGA培訓(CPLD培訓)
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    ? 課程背景
    本培訓課程主要幫助學員進行 CPLD/FPGA 的系統學習,以工程實踐為例,深入探討目前業界最新、最流行的器件,講授業界最優秀的集成環境,最簡潔的開發流程,和業界最流行的軟處理技術。每次課程都配有相關實驗,實驗可以在ALTERA和XILINX兩個公司的FPGA硬件平臺上進行,培訓學員可以根據自身情況選擇開發環境。通過實驗,學員可以更好的理解消化課堂知識,工程實踐水平會得到迅速提高
  2. ?教學目標
    培養學員熟練掌握和使用基于CPLD/FPGA的數字系統開發工具、開發流程(ALTERA和XILINX可選),能夠獨立解決開發中常見問題,能夠自主進行成熟的基于CPLD/FPGA的數字系統設計。
  3. ?任課教師
    課 程 大 綱
    課 程 內 容
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    硬件描述語言(Verilog HDL / VHDL)基本語法和實踐
    CPLD/FPGA技術的發展歷史階段和代表技術
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    CPLD/FPGA 技術概念和發展現狀
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    單片機,CPLD/FPGA,DSP的區別
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    與CPLD/FPGA設計相關數字電路基礎知識復習
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    cpld/fpga設計中幾個基本概念
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    使用quartusⅡ5.1設計數字電路的基本流程
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    CPLD/FPGA 典型應用領域一:替代傳統數字電路
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    CPLD/FPGA 典型應用領域二:接口控制器
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    CPLD/FPGA 典型應用領域三:數字信號處理
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    FPGA 的設計流程和設計方法簡介,包括原理圖、波形圖、狀態轉換圖及各種硬件描述語言簡介
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    CPLD與FPGA的區別和各自的應用領域
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    ALTERA公司FPGA的特點以及當前流行的FPGA產品介紹
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    單點流水燈VERILOG HDL設計代碼講解
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    單片機通過CPLD擴展外部IO口設計講解
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    CPLD/FPGA 的下載及內部測試的配置與方法
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    幾種硬件描述語言的比較
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    Cpld/fpga數字電路設計經驗
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    FPGA設計規范
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    詳細介紹QuartusII軟件環境和使用方法
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    上機實踐(多點流水燈實驗)
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    VHDL 和Verilog HDL的各自特點和應用范圍
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    Verilog HDL的抽象級別
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    Verilog HDL的幾個基本概念
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    Verilog HDL基本結構語言要素與語法規則
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    如果設計可靠的組合邏輯電路以避免毛刺的產生
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    ALTERA公司芯片如何處理內部三態電路
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    FPGA設計進階及工程設計中應該注意的問題
    典型的Verilog HDL代碼分析 1
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    典型的Verilog HDL代碼分析 2
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    上機實踐(用原理圖設計按鍵開關燈實驗)
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    Verilog HDL 里面的Reg 和 Wire類型定義的用法和區別
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    Verilog HDL 里面的阻塞和非阻塞賦值的用法和區別
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    Verilog HDL 和C語言的聯系和區別
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    Verilog HDL 里面的系統任務和函數的調用方法
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    Verilog HDL 里面最常用的兩個語句IF和CASE的使用方法和注意事項
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    Verilog HDL組合邏輯語句結構和設計要點
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    Verilog HDL時序邏輯語句結構和設計要點
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    Verilog HDL 程序設計中需要注意的問題
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    典型電路設計實例,如雙向電路及三態控制電路設計
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    上機實踐(用原理圖設計時鐘實驗)
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    設計輸入方法(原理圖,波形圖,狀態轉換圖 ,HDL 語言, EDIF , LPM ,IP Core)
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    Verilog HDL 里面的任務(TASK) 和函數(FUNCTIONG)的聯系和區別
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    有限狀態機的設計原理及其代碼風格
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    Verilog HDL 里面可綜合的代碼風格
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    上機實踐(用verilog HDL語言設計時鐘實驗)
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    邏輯綜合的原則,可綜合的代碼設計風格,設計優化和設計方法如:速度優化與面積優化
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    功能仿真與時序仿真的區別和適用條件
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    結構綜合和布局布線約束規則
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    FPGA工程設計實例和可編程邏輯設計指導原則以及FPGA最小系統設計方法
    綜合報告的查看技巧
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    LogicLock(邏輯鎖定)技術
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    Signaltap在線邏輯分析儀調試技術
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    HDL代碼設計的仿真和調試技巧
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    FPGA硬件系統設計注意事項
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    12位串行輸入D/A轉換器DAC7513設計實例
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    上機實踐(12位D/A轉換器DAC7513實驗)
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    16位串行輸入D/A轉換器DAC7734設計實例
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    C51單片機與FPGA并行通信設計實例。
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    可編程邏輯設計指導原則
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    FPGA最小系統概念以及硬件系統的構成,包括:FPGA主芯片電路設計,JTAG 下載與調試接口,異步SRAM存儲器接口電路設計,FLASH存儲器接口電路設計,其他外圍電路設計,電源,時鐘和復位電路設計
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    FPGA最小系統的調試方法和技巧
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    利用最小系統構建復雜系統的方法
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    上機實踐(單片機與FPGA并行通信實驗)
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