1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

• ● 課程目標
• 職場定位：Logic Design Engineer for FPGA/IC
  本期目標：參加本期培訓的學員應該掌握Verilog HDL硬件語言編程技巧，具備FPGA系統設計的硬件基礎知識。邏輯設計是FPGA設計和IC設計中最重要的一部分，也是就業面很廣的一部分。本期學習的 主要目標是精通FPGA和IC的邏輯設計，精通FPGA開發流程，強化學員對硬件描述語言（Verilog HDL）的理解和編碼調試的能力，同時掌握復雜FPGA系統的結構設計方法。
  序號 課程名稱 課程內容 掌握要求
  4 Verilog HDL語言高級編程技術 HDL語言編程FPGA系統開發中最重要的一部分，也是就業面最廣的方向。本課程的主要目標是精通FPGA/IC的邏輯程序設計，精通Verilog HDL開發環境，強化學員對Verilog HDL的理解和編碼調試的能力，包括系統仿真驗證、測試臺程序設計、任務、函數、有限狀態機以及并行流水結構的設計。 精通
  5 基于FPGA的數據采集系統設計 數據采集領域是FPGA最主要的應用領域， 本課程將教會學員如何從零開始設計一個基于FPGA的數據采集系統，內容包括AD芯片的選擇、FPGA芯片選型、硬件電路設、FPGA采集程序設計和調試等。 掌握
  6 基于FPGA的數字信號處理系統設計 數字信號處理是FPGA的一個新興的應用領域，FPGA可以替換傳統的DSP芯片或者高性能的CPU來完成數字信號的處理算法。本課程將教會學員在FPGA芯片上從零開始構建一個高性能的數字信號處理系統。內容包括算法的優化策略和方法、在線調試等整個流程。 了解
  7 基于FPGA的SoPC系統設計 介紹基于FPGA的SoPC系統相關概念及開發流程，掌握NIOSII軟核處理器的構建和裁減方法以及NIOSII下軟件設計流程。了解NIOSII外設驅動涉及到的關鍵技術點，并重點學習用戶自定義指令設計和自定義外設的驅動開發。 掌握