 班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào)) |
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每期人數(shù)限3到5人。 |
| 上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：2020年3月16日 |
| 實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
| 質(zhì)量保障 |
1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
課程大綱 |
課程介紹：
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高性能FPGA系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)需要研究包括設(shè)計(jì)方法學(xué)、算法和系統(tǒng)結(jié)構(gòu)、代碼優(yōu)化和綜合、設(shè)計(jì)和實(shí)現(xiàn)工具等關(guān)鍵問(wèn)題。只有學(xué)習(xí)掌握好這幾個(gè)方面的知識(shí)，并深刻理解他們的關(guān)系，才能做到從總體上把握全系統(tǒng)，從而設(shè)計(jì)出滿足要求的高性能數(shù)字系統(tǒng)。所謂“會(huì)當(dāng)凌絕頂，一覽眾山小”正是這樣一種感覺(jué)。
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FPGA系統(tǒng)設(shè)計(jì)實(shí)質(zhì)上是一個(gè)同步時(shí)序系統(tǒng)的設(shè)計(jì)，理解時(shí)序概念，掌握代碼優(yōu)化與綜合技術(shù)，正確完整地進(jìn)行時(shí)序約束和分析是實(shí)現(xiàn)高性能系統(tǒng)的重要保證。本期課程按照“從宏觀到微觀，從頂層到底層”的系統(tǒng)設(shè)計(jì)原則，以“時(shí)序分析”和“系統(tǒng)集成”為主線，深入探討了“FPGA和FPGA數(shù)字系統(tǒng)”、“FPGA時(shí)序設(shè)計(jì)與時(shí)序分析”、“FPGA高級(jí)資源”、“面向時(shí)序性能的FPGA代碼設(shè)計(jì)與綜合技術(shù)”以及“FPGA高速I(mǎi)/O接口時(shí)序設(shè)計(jì)與分析”5大主題。
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課程講師均來(lái)自相關(guān)領(lǐng)域科研一線，具有扎實(shí)的理論功底和豐富的實(shí)踐經(jīng)驗(yàn)。課程內(nèi)容結(jié)合了國(guó)外同類(lèi)培訓(xùn)課程內(nèi)容和培訓(xùn)講師的科研教學(xué)實(shí)踐，理論豐富，實(shí)驗(yàn)合理，具有非常強(qiáng)的系統(tǒng)性和實(shí)用性，可以引導(dǎo)學(xué)員快速提高FPGA數(shù)字系統(tǒng)設(shè)計(jì)水平，更快創(chuàng)建設(shè)計(jì)，縮短開(kāi)發(fā)時(shí)間，降低開(kāi)發(fā)成本。
培訓(xùn)對(duì)象：
課程適合于使用FPGA器件進(jìn)行科研和產(chǎn)品開(kāi)發(fā)的具有中等以上水平的工程技術(shù)人員，也適合于相關(guān)專(zhuān)業(yè)領(lǐng)域具有相當(dāng)水平的教師和研究生。
1、工具平臺(tái)：Xilinx ISE 14.7
2、授課大綱
3.1 數(shù)字系統(tǒng)概述
3.2 FPGA和FPGA數(shù)字系統(tǒng)
3.3 FPGA時(shí)序設(shè)計(jì)與時(shí)序分析
3.4 面向時(shí)序性能的FPGA代碼設(shè)計(jì)與綜合技術(shù)
3.5 FPGA新資源
3.6 FPGA高速I(mǎi)/O接口設(shè)計(jì) |
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