SystemVerilog驗證是針對數字電路驗證技術初/中級學員的課程，是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術的理論和用法的歸納，總結和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規劃，進而為掌握IC高級驗證技術打下堅實的基礎。
 課程說明 |
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| 本課程講授集成電路設計流程及IC版圖設計總體設計及布局規劃各種電路的版圖實現及驗證版圖設計中各種技術考量，學員通過運用Virtuoso、LVS、DRC等工具完成一個大規模的專題項目設計，在課程過程中掌握數字集成電路的版圖設計、仿真驗證等一系列數字電路流程中的設計技巧，終使學員達到能獨立完成大規模電路模塊版圖的設計水平。本課程涵蓋數字IC Layout領域相關技術的核心內容，注重基礎知識和實用技巧的講解外，還將特別講授國際新的設計理念。本課程為版圖設計高端精華課程，老師將多年實踐經驗傾囊傳授，讓學員在真實的項目實踐環境中提升技術水平，熟練使用EDA工具，真正掌握IC Layout中“漁”的手段. |
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| 培訓目標 |
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| 幫助學員熟悉并掌握典型芯片Layout流程和設計技巧，以及相關設計軟件的使用，課程結束后學員可積累相當于1年左右的實際工作經驗，能夠獨立完成中等模塊的Layout。 | |||||||
| 上課時間 |
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| 近開課時間：2020年11月30日 | |||||||
| 專家講師：趙老師 |
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| 大規模集成電路設計和IC版圖設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，對模擬IC版圖設計有著非常深刻的理解和豐富的項目經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片、電源芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯 設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。 熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。 |
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| 學費、班級規模長和學費(學費包含價值1萬元的完全屬于自己永久使用的服務器，該服務器已經包含芯片設計軟件、工藝技術庫和項目案例，軟件可幫助你安裝在自己電腦上) |
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★學費包含價值1萬元的完全屬于自己永久使用的服務器，該服務器已經包含芯片設計軟件、工藝技術庫和項目案例，軟件可幫助你安裝在自己電腦 ★班級規模：3到5人 |
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| 免費頒發相關工程師等資格證書 |
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| ☆注重質量 ☆邊講邊練 專注高端培訓16年，曙海提供的證書得到本行業的廣泛認可，學員的能力 得到大家的認同，受到用人單位的廣泛贊譽。 |
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| 質量保障 |
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1、培訓結束后免費提供半年的技術支持，充分保證培訓后出效果； |
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第一部分 開發工具及其Linux典型命令 |
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第二部分 反相器設計 |
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第六部分 高增益放大器版圖設計 |
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1.工藝講解 5.電容版圖設計和技巧 |
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第七部分 大型芯片版圖設計項目實戰強化 |
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1.根據原理圖規劃完整芯片的版圖 5.面積控制原則和技巧 |
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